SystemVerilogでは(複数)ビットの加算を+演算子によって行う事ができる．
しかし，この+演算子が最終的にどのようなゲート表現となるのか，確認したことがなかったため，今回はその確認を行う．
また，加算器は全加算器(半加算器)を用いることでも作成することができる．よって，+演算子と自作の加算器の性能比較も行う．
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